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种好的叠层结构就能够作到对阻抗的有效控制，其走线可形成易懂和可预测的传输线结构。现场解决工具能很好地处理这类问题，只要将变量数目控制到最少，就可以得到相当精确的结果。但是，当三个以上的信号层叠在一起时，情况就不一定是这样了，其理由很微妙。目标阻抗值取决于器件的工艺技术。高速CMOS技术一般能达到约70Ω；高速TTL器件一般能达到约80Ω至100Ω。因为阻抗值通常对噪声容限和信号切换有很大的影响，所以进行阻抗选择时需要非常仔细；产品说明书对此应当给出指导。现场解决工具的初始结果可能会遇到两种问题。值得一提的是不完全电源层(parTIal power planes)的影响。外层PCB板上在布线后经常挤满了接地铜线，这样就有利于抑制EMI和平衡涂敷(balance plating)。如果只对外层采取这样的措施，则本文所推荐的叠层结构对特性阻抗的影响非常微小。大量采用相邻信号层的效果是非常显著的。某些些现场解决工具不能发现铜箔的存在，因为它只能检查印制线和整个层面，所以对阻抗的分析结果是不正确的。当邻近的层上有金属时，它就象一个不太可靠的地线层一样。如果阻抗过低，瞬时电流就会很大，这是一个实际而且敏感的EMI问题。导致阻抗分析工具失败的另一个原因是分布式电容。这些分析工具一般不能反映引脚和过孔的影响(这种影响通常用仿真器来进行分析)。这种影响可能会很大，特别是在背板上。如果引脚是均匀排布的，附加的电容将大大影响这个计算结果。如果象在背板上那样连接器之间用直线相连，就可用总线路电容以及除了第一和最后一个引脚之外的总引脚电容。这样，有效阻抗就就会降低，甚至可能从80Ω降到8Ω。 模拟时，应该考虑元件和封装的电容(有时还应包括电感)。要注意两个问题。首先，仿真器可能不能正确模拟分布式电容；其次，还要注意不同生产情况对不完全层面和非平行走线的影响。许多现场解决工具都不能分析没有全电源或地线层的叠层分布。EMC的影响因素很多，其中许多因素通常都没能得到分析，即使得到分析，也往往是在设计完成以后，这就太迟了。下面是一些影响EMC的因素：电源层的槽缝会构成了四分之一波长的天线。对于金属容器上需开安装槽的场合，应采用钻孔方法来代替。感性元件。我曾碰到过一位设计人员，他遵循了所有的设计规则，也作了仿真，但他的PCB板仍然有很多辐射信号。原因是：在顶层有两个电感相互平行放置，构成了变压器。
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